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up:: [[Logique séquentielle]]
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title:: "D: state to write", "EN: write satte to memory"
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#s/science
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- le enable peut être connecté à l'horloge pour valider une entrée seulement à chaque tick
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- [c] problème : pendant que le `CLK` est high, changer `D` changera le signal (même au milieu d'un cycle horloge)
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- solution : transfomer les ticks horloge en [[distribution de Dirac|diracs]]
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description::![[D latch 2022-11-17 22.30.40.excalidraw]]
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schematics:: ![[D latch 2022-11-17 22.33.04.excalidraw|100%]] |